多層パッケージのSI解析

マイクロプロセッサの周波数が上昇しASICの給電電圧が2.0V以下に下がるのに伴い、ICパッケージ設計における配電システムの重要性が増しています。パワープレーン同士あるいはグラウンドプレーン同士が何箇所もビア接続され、全体では多数のビアを含むようなパッケージでは、給電ノイズを一定レベル以下に抑えつつ、パワー／グラウンドプレーンとパワー／グラウンドビアの数や配置を決定するのが設計上の要点のひとつとなります。給電システムの電気特性は実効インダクタンスに依るところが大きいため、実効インダクタモデルを使用して低周波数における給電ノイズを推測することができます。しかし、ハイエンドパッケージの実効周波数範囲であるDC?数GHz帯には複数の共振周波数が存在することが考えられ、インダクタモデルでは無効となる可能性があります。

給電システムを正確に評価するためには、パッケージ内のさまざまな相互作用を考慮する必要があります。本事例では多層ICパッケージにおける給電ノイズを考察します。CST MW STUDIO（CST MWS）を使用してFITに基づく数値的シミュレーションを行い、得られた結果をベクトルネットワークアナライザ（VNA）で検証しました。Cadence Allegro Linkを利用してCST MWSにインポートしたマルチレイヤパッケージの3Dモデルを図1に、インポートのワークフローを図2に示します。

トレースの先端に定義したポートを図3に示します。ポート1と2はトップのエッチングボードとエッチングビアのトレース、ポート3と４はボトムのエッチングボードとエッチングビアのトレースです。基本的に、ポート定義はシングルエンド接続と見なすことができます。ポート1と3はそれぞれ入力ポートと出力ポートです。ポート2と4は隣接ラインとの結合を測定するために使用します。

この3Dシミュレーションは、ビアを通ってトップレイヤからボトムレイヤにいたるディファレンシャルラインペアのSパラメータを評価する目的で行います。六面体メッシュを使用して離散化を行い、FITによるトランジェントシミュレーションを実行します。シミュレーションの結果を図4に示します。測定結果もあわせて表示しています。数MHz 〜6 GHzにわたる周波数範囲の全てにわたって高精度の結果が得られています。

Sパラメータ結果から主に次のような事柄が分ります：1) 入射損失は5.5GHz付近まで-3dBに留まっている 2) NEXT（Near End Cross Talk）とFEXT（Far End Cross Talk）が2GHz付近から一貫して-20dBを上回っていることから、信号波形への影響を検証し確認する必要がある（シグナルインテグリティ解析）。 波形の確認のためCST DESIGN STUDIO（CST DS）を使用してトランジェント解析を行い、アイダイアグラムを得ました（図5）。

まとめ

ディジタルシステムでは伝搬信号の小型化と高速化（10–20Gb/s）に伴い、3次元フルウェーブシミュレーション以外の方法で信頼性のある解析を行うのは困難になっています。本事例では、CST Allegro link経由でインポートした非常に複雑なマルチレイヤパッケージモデルについて、CST MWSの時間領域ソルバーが効率良く計算を行い、パッケージの特性を明らかにしました。さらに測定データのSパラメータとの比較によりCST MWSの結果精度の高さが示されます。これにより、確信を持って計算結果をCST DSに読み込み、回路レベルシミュレーションへと展開することができます。